包括ddr-clk)基本走线要求。
部分不可过其它线，via不超过两个。2.不可跨切割，零件两pad间不能穿线。正面不可过线，反面尽量不过线。
用最小间距平行走线。且同层。
5clk与高速信号线(1394,usb等)间距要大于基本走线要求。
必须绕在一起，视情况包不要跨切割。2hsync、vsync必须绕在一起，视情况包基本走线要求。
1.同一组线，必须绕在一起。
2net:rx，tx：必须differentialpair绕线4.1394基本走线要求：
绕线，同层，平行，不要跨切割。2.同一组线，必须绕在一起。3与高速信号线间距不小于基本走线要求：
1differentialpair绕线，同层，平行，不要跨切割。2同一组线，必须绕在一起基本走线要求：
1.同组同层或同组不同层走线，绕线须同组绕在一起2.绕线时，同一net间距不小于四倍线寛长度要加入cpu&nb的包装长度。绕线5via类型为基本走线要求：
1.同一组线，必须绕在一起。2pullup电阻，必须靠近基本走线要求：
1.阻尼电阻和终端电阻(排阻)net:md&ma&dqs&dqm不能共享。2.同组同层走线，采用四倍间距绕线。基本走线要求：
1.同组同层或同组不同层走线，绕线须同组绕在一起2.绕线时，同一net间距不小于四倍线寛绕线。
4在constraintarea尽量按基本走线要求：
1走在一起，不要跨切割线。
2.绕线时，同一net间距不小于四倍线寛基本走线要求：
1.同组同层，绕线须同组绕在一起。
2.绕线时，同一net间距不小于四倍线寛基本走线要求：
1pad与pad之间最多过三根线2电阻，电容尽量摆放整齐。基本走线要求：
1.走在一起。
基本走线要求：
1一般用30:5走线，线宽40mil以上时间距不小于10mil,via为via40,(或打2个via24)
基本走线要求：
1.所有io线不可跨层。
同组走在一起。3com1、com2先经过电容、再拉线出去。16.加测试点：
1.测试以100%为目标至少要加到98%以上。
间距最好为75mil最低不小于50mil.3.测试点pad最小为27mil,尽量使用35mil.
4.单面测试点距同层零件外框的间距大于50mil.
插座包括zero拉杆，内部不可以放置前端不用加测试点。后端可将via换成test_via.(须客户认同)7.
不可影响differentialpairs绕线。17.修改drc:
1.完成drc检查，内层检查，未连接pin的检查。2所有net,不可短路。不可有多余的线段。18.敷铜箔。:
需要敷铜箔的零件，net应正确敷铜箔。19.摆放文字面：
1.文字面由左而右、由上而下标示，方向一致。2.零件标示，距离零件越近越好3.正确摆放零件脚位，极性标示。4.零件符号是否标示。
cn、jp：脚位标示(注意方向)。
零件极性：※电容：＋※晶体：g、d、s※二极管：a、k5删除多余线段、标示。
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